AMD Zen 3小芯片使用了环形总线 但未来中心增加或依靠网状拓补

  AMD 在选用 Zen 架构的锐龙 / 霄龙 CPU 上使用了共同的 Compute Complex Die 规划（简称 CCD），但受带宽密集型组件的互连方法的影响，其内核数量的增加也有几率存在约束。但是 AnandTech 征引某位研究人员的话称，这或许仅仅是 AMD 在 CCD 交流结构上供给的第一层见地，因为背面还有环形总线的身影。

  更确切的说，Zen 3 CCD 使用了双向环形总线 个 CPU 内核与 32 MB 同享 L3 缓存和其它要害组件连接起来，比方用于 CCD 模组间通讯的 IFOP 接口芯片（IOD）。

  假如将 Zen 3 CPU 幻想成一座城市，信号沿着公交车在城市街区周围行进，并于四栋建筑物之间接送人员。 此刻总线就扮演者红绿灯的人物，建筑物为中心组件，而公交车站便是环形总线的停靠站。 在需要让环形总线屏蔽掉某个坏块的时分，SKU 规划人员只需将它设置得无法访问。

  双向环形则意味着公交车在城市街道上沿着两个不同的方向行进，但环形总线拓补也不是没有短板。

  比方因为过多的 ring-stop 停靠极大地增加了推迟，导致 Ring Bus 的规划也会碰到上限，这也是同轴环形拓补在网络中逐步消失的一个主要原因。

  风趣的是，英特尔早在 2010 时代初期就意识到，其无法将单个 CPU 上的内核数量，扩展到环形总线承载才能的某个极点，所以引入了立异的网状拓补规划。

  据悉，Mesh 是一种更先进的环形总线，但在组件之间具有额定的连接点，介于环形总线和彻底互连之间 —— 其间每个组件直接相互连接，但在大规划布置的时分，它又显得不切实际。

  所以在 AMD 的旗舰 CPU 上，比方 64 核的 EPYC SKU，该公司就选用了让 8 个 CCD 模块经过 sIOD 连接到一同的计划、且每个 CCD 内部都有一个双向环形总线 个 CCX（CPU Complex）规划的上一代 Zen 2 小芯片计划中，AMD 并未选用环形总线，而是让它们彻底互连（但每组 CCX 的 L3 缓存并不同享），咱们可从演示文稿中知晓更多细节。

  权衡利弊之后，AMD 终究为 Zen 3 产品线使用了功能更具优势的 CCX 计划（单个 CCX 可具有 8 个中心）。

  最终，AnandTech 估测 AMD 或在将来抛弃环形总线，以进一步开释 CCD / CPU 内核数量的潜力 —— 这样又与英特尔在高中心数量 CPU SKU 上抛弃 Ring Bus 异曲同工了。

  猜想未来的 CCD 将由三个不同的裸片堆叠而成，顶部为缓存、中心为 CPU 中心、底下则是网状互连裸片。

  再接下去，合乎逻辑的操作便是将这个互连层扩展到一个硅中介层，并在上面堆叠几个 CPU + 缓存芯片。